Studio ed implementazione di convertitori A/D ad approssimazioni successive per applicazioni a frequenze medio-alte

Abstract

Il lavoro di tesi presenta la progettazione e l’implementazione di un Convertitore Analogico-Digitale (ADC) a basso consumo, 6-bit, 125MSps, basato su sette sub-convertitori ad approssimazioni successive in architettura time-interleaved. Il DAC di ogni sub-convertitore sfrutta la tecnica del merging capacitivo, mentre il registro per le approssimazioni successive (SAR) è basato su una architettura completamente sincrona. Dal momento che il DAC mostra la capacità di campionamento, l’ amplificatore di Sample-and-Hold di ingresso non è utilizzato, consentendo un ulteriore risparmio di energia. Il convertitore, implementato in tecnologia ST 90-nm CMOS, mostra un consumo di corrente complessivo di 2.5mA al tasso di campionamento di 125MSps, corrispondente ad una Figura di Merito (FoM) di 0.57pJ/conv. La risoluzione effettiva misurata (ENOB) è di 5.13 bit con sinusoide di ingresso alla frequenza di Nyquist. Il convertitore è stato progettato per una tensione di alimentazione di 1V. Su questa base, è stato progettato, fino a livello layout, un secondo ADC a basso consumo, 6-bit, 1.5GSps in tecnologia TSMC 90-nm CMOS, basato su tecnica time-interleaving a due livelli. La risoluzione effettiva simulata in post-layout è di 5.65 bit, con un consumo di corrente di 25mA, cui corrisponde una Figura di Merito di 0.33pJ/conv con tensione di alimentazione di 1V.

The thesis work presents the design and implementation of a low-power 6-b, 125MSps time-interleaved Analog-to-Digital converter (ADC), based on seven time-interleaved successive-approximation sub-converters. Merged-capacitor technique is implemented in the DAC embedded in each sub-converter, while the successive approximations register (SAR) is based on a fully synchronous architecture using D-type flip-flop gates. Since the embedded DACs exhibit sampling capability, any sample and-hold amplifier at the ADC input is avoided, leading to further power saving. The converter, implemented in ST 90-nm digital CMOS technology, exhibits an overall current consumption of 2.5mA at a sampling rate of 125MSps, corresponding to a Figure of Merit of 0.57pJ/conv. The measured effective resolution (ENOB) is 5.13 bits with a full-Nyquist input sine-wave. The proposed converter is designed for a supply voltage of 1V. Based on this architecture, a second low-power, 6-b, 1.5GSps double time-interleaved ADC has been designed till layout level in TSMC 90-nm CMOS technology. Post-layout simulated performances exhibit an effective resolution of 5.65 bits. Current consumption is 25mA corresponding to a FoM of 0.33pJ/conv. Supply voltage is 1V.